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A Reduction Method of Register Transfer Level Logic Circuits for Design Verification

A Reduction Method of Register Transfer Level Logic Circuits for Design Verification

Takanori Sakate

生駒 : 奈良先端科学技術大学院大学, 1997.3

Thesis / Diss.

Volume No.

Total: 1
No. Printing year Location Call Number Material ID Circulation class Status Waiting

1

R000552

2

  • [IS]1997(5)

Restricted

Details

Publication year

1997

Alternative title

レジスタ転送レベル論理回路の設計検証のための回路縮小法について

Series title

奈良先端科学技術大学院大学情報科学研究科修士論文 ; 1997年3月

Note

学位記番号: 修第461号

授与年月日: 1997/03/24

学位の種類: 修士(工学)

学生番号: 9551043

Country of publication

Japan

Title language

English (eng)

Language of texts

English (eng)

Author information

坂手, 孝規 (サカテ, タカノリ)

Subject

Formal Design Verification

Register Transfer Level Circuit

Reduced Verification Model

Pipeline Processor

Verification of Behavior

Hardware Description Language